Figure 7.1 Control of an alarm system
Memory
element Alarm
Sensor
Reset
Set
On Off
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Flip flops - flip flop T, D, JK, Slides de Sistemas de Comunicação Digital
Flip flops matéria sistema digitais
Tipologia: Slides
2023
1 / 30
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Figure 7.1 Control of an alarm system
Memory
element
Alarm
Sensor
Reset
Set
On Off
Figure 7.2 A simple memory element
A B
Figure 7.4 A memory element with NOR gates
Reset
Set Q
Figure 7.5 A latch built with NOR gates
S R Q a Q b 0 0 0 1 1 0 1 1 0/11/ 0 1 1 0 0 0 (a) Circuit (b) Truth table Time 1 0 1 0 1 0 1 0 R S Q (^) a Q (^) b Q a Q b (c) Timing diagram R S t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 10 (no change)
Figure 7.7 Gated SR latch with NAND gates
S
R
Clk
Q
Q
Figure 7.8 Gated D latch
Q
S
R
Clk
D
(Data) D Q Clk Q Clk D 0 1 1 x 0 1
Q t + 1 Q t
(a) Circuit
(b) Truth table (c) Graphical symbol
t (^) 1 t (^) 2 t (^) 3 t (^) 4 Time Clk D Q
(d) Timing diagram
Q
Figure 7.11 A positive-edge-triggered D flip-flop
D Clock P P P P 5 6 1 2 3 (a) Circuit D Q Q (b) Graphical symbol Clock Q Q 4
Figure 7.12 Comparison of level-sensitive and edge-triggered
D
Clock Q (^) a Q (^) b
D Q
Q
(b) Timing diagram
D Q
Q
D Q
Q
D
Clock (^) Q (^) a Q (^) b Q c Q (^) c Q (^) b Q (^) a
(a) Circuit
Clk Q (^) c
Figure 7.14 Positive-edge-triggered D flip-flop with Clear and Preset
Preset Clear
D
Clock
(a) Circuit
(b) Graphical symbol
Q
Q
Clear Preset D Q Q
Figure 7.15 Synchronous reset for a D flip-flop
D C lock (^) Q Q C lear D Q Q
Figure 7.17 JK flip-flop
D Q Q Q Q J Clock
(a) Circuit
J Q Q K 0 1
Q t + 1
Q t
0
(b) Truth table (c) Graphical symbol
K J 0 0 1 0 1
1 1 Q t
K
J Q
Q
K
Q t + 1
Q t
JK flip-flop (b) Truth table
J
1 1 Q t
K
T Q Q T 0 1 Q t + 1 Q t Q t^ (b) Truth table
T flip-flop
Preset Clear
Positive-edge-triggered D flip-
flop with Clear and Preset
D Q
Q
D Q
Q
Master-slave D flip-flop
D Q
Clk Q Clk D 0 1 1 x 0 1
Q t + 1 Q t
(b) Truth table
Gated D latch
S Q Q Clk R
Gated SR latch
S R x x 0 0 0 1 1 0 Q( t ) (no change) 0 1 Clk 0 1 1 1 1 1 1 Q (^) t + (^1) Q( t ) (no change) x S R Q a Q b 0 0 0 1 1 0 1 1 0/11/ 0 1 1 0 0 0 (a) Circuit (b) Truth table Q a Q b R S (no change)
Figure 7.19 A simple shift register
Q 3 Q 2 Q 1 Q 0
Clock Parallel input Parallel output Shift/Load Serial input
D Q
Q
D Q
Q
D Q
Q
D Q
Q
Figure 7.20 A three-bit up-counter
T Q
Clock Q
T Q
Q
T Q
Q
Q 0 Q 1 Q 2
(a) Circuit
Clock Q 0 Q 1 Q 2 Count 0 1 2 3 4 5 6 7 0