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CAPÍTULO 2 – ELEMENTOS DE LÓGICA SEQUENCIAL
- 2.1. Introdução Sumário
- 2.2. Flip-Flops
- 2.1.1. Flip-Flop RS Básico
- 2.1.2. Flip-Flop RS com Clock
- 2.1.3. Flip-Flop JK
- 2.1.4. Entradas Assíncronas
- 2.1.5. Flip-Flop JK com Preset e Clear
- 2.1.6. Circuitos de Disparos.......................................................................................................
- 2.1.6.1. Disparo na Borda de Subida ou Positiva
- 2.1.6.2. Disparo por Borda de Descida ou Negativa
- 2.1.6.3. FF JK com Circuito de Disparo
- 2.1.7. Flip-Flop tipo T
- 2.1.8. Flip-Flop tipo D...............................................................................................................
- 2.1.9. Considerações quanto a Energização de um flip-flop.
- 2.2. Circuitos Geradores de Clock
- 2.2.1. Oscilador Schmitt-Trigger
- 2.2.2. Multivibrador Astável com CI LM555
- 2.3. Aplicações de Flip-Flops
- 2.3.1. Circuito Anti-Trepidação
- 2.3.2. Detector de Sequência de Entrega
- 2.3.3. Divisor de Frequência
- 2.4. Exercícios de Fixação
CAPÍTULO 2 – ELEMENTOS DE LÓGICA SEQUENCIAL
Como citado, o campo da eletrônica digital é basicamente dividido em duas áreas: Lógica Combinacional e Lógica Sequencial. Nesse capítulo vamos estudar os principais elementos de lógica sequencial, seus funcionamentos e suas principais aplicações. Após esse capítulo você deverá ser capaz de: (1) Entender o funcionamento dos Flip-Flops e suas principais aplicações; (2) Distinguir o funcionamento de entradas síncronas e assíncronas em dispositivos sequenciais; (3) Utilizar o mapa de pulsos como ferramenta na visualização do funcionamento de circuitos sequenciais.
2.2. Flip-Flops
De forma geral, representamos o flip-flop como um bloco onde temos 2 saídas complementares – Q e Q’, entradas para as variáveis e uma entrada de controle (clock). A saída Q será a principal do bloco. A figura 2.3 ilustra um FF genérico:
Figura 2.3 Esquema geral de um Flip-Flop.
Este dispositivo possui basicamente 2 estados de saída, por isso é chamado biestável. Para o FF assumir um destes estados é necessário que haja uma combinação das variáveis e do pulso de controle (clock). Após esse pulso, o FF permanecerá neste estado até a chegada de um novo pulso de clock e, então, de acordo com as variáveis de entrada, mudará ou não de estado. Os dois estados possíveis: 1) Q = 0; Q’ = 1 2) Q = 1; Q’ = 0
2.1.1. Flip-Flop RS Básico
Primeiramente, vamos analisar o FF RS Básico, construído a partir de portas NE e inversores, cujo circuito é visto na figura 2.4.
Figura 2.4 Flip-Flop RS Básico.
Notamos que os elos de realimentação fazem com que as saídas sejam injetadas juntamente com as variáveis de entrada, ficando claro, então, que os estados que as saídas irão assumir dependerão de ambas. Para analisarmos o comportamento do circuito, vamos construir a tabela verdade, levando em consideração a 2 variáveis de entrada (S e R) e a saída Q anterior (Qa) à aplicação das entradas resultando na saída futura (Qf):
S R Qa Qf
A partir dessa análise, podemos resumir a tabela de um FF RS Básico:
S R Qf
A entrada S é denominada Set, pois quando acionada (com nível 1), estabelece nível na saída, e a entrada R é denominada Reset, pois quando acionada (também com nível 1), estabelece nível 0 na saída. Este circuito irá mudar de estado apenas no instante em que mudam as variáveis de entrada.
2.1.3. Flip-Flop JK
Para solucionar o problema do estado proibido, quando tratamos de FF RS Básico, faz-se utilização de realimentações como mostra a figura 2.7.
Figura 2.7 Flip-Flop JK.
Vamos levantar a tabela verdade do FF JK com entrada CLK = 1:
J K Qa Qa’ S R Qf 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 1 Qa Qa Qa (Qa = 0) 0 1 Qa (Qa = 1) Qa’ (Qa = 0) Qa’ (Qa = 1)
A tabela simplificada é:
J K Qf 0 0 1 1
0 1 0 1
Qa 0 1 Qa’
A figura 2.8 demonstra o circuito do FF JK completo.
Figura 2.8 Circuito completo do Flip-Flop JK.
2.1.4. Entradas Assíncronas
As entradas S e R (com clock), J e K, por exemplo, são consideradas entradas síncronas, pois só influenciam o circuito quando são habilitadas pelo sinal de clock, portanto possuem um sincronismo com a entrada clock. Porém existem entradas que não dependem dos sinais de clock para efetuarem ações no circuito. São as chamadas entradas assíncronas e são elas: preset e clear. A entrada preset força Q = 1, independente das outras entradas e do clock. Já a entrada clear força Q = 0, também independente de outras entradas.
2.1.5. Flip-Flop JK com Preset e Clear
Conforme dito, o flip-flop poderá assumir valores Q =1 e Q = 0 mediante a utilização das entradas preset e clear. Estas entradas são inseridas no circuito, conforme mostra a figura 2.9. Podemos observar que mesmo com CLK = 0, portanto com J e K bloqueadas, podemos impor ao circuito Q = 1 com PR (preset) = 0 ou Q = 0 com CLR (clear) = 0. Outra observação é que quando PR = CLR = 1, o circuito funciona normalmente como sendo um flip-flop JK. Um fator importante é que as entradas PR e CLR não podem assumir o valor 0 simultaneamente (PR = CLR = 0), pois acarretaria uma situação não permitida. CLR’ PR’ Q 0 0 1 1
NÃO PERMITIDO
FUNCIONAMENTO NORMAL
Para corrigir esse problema, utilizamos circuitos auxiliares, baseados nos atrasos de propagação das portas lógicas, que sensibilizam o circuito apenas quando ocorre a transição positiva (de o para 1) ou negativa (de 1 para 0) do clock, ou seja, o circuito muda de estado apenas uma vez, de acordo com os valores presentes nas entradas J e K. Esses circuitos auxiliares são chamados de Circuitos de Disparos, onde enviarão níveis de sinal apenas na transição do sinal de clock.
2.1.6.1. Disparo na Borda de Subida ou Positiva
O circuito de disparo por borda positiva é mostrado na figura 2.11.
Figura 2.11 Circuito de disparo por borda de subida. Sua tabela de funcionamento pode ser vista abaixo, lembrando que essa tabela exibe os atrasos de propagação nas portas lógicas para determinação do estado da saída.
CLK CLK' CLKB
2.1.6.2. Disparo por Borda de Descida ou Negativa
O circuito de disparo por borda positiva é mostrado na figura 2.12.
Figura 2.12 Circuito de disparo por borda de descida.
Sua tabela de funcionamento pode ser vista abaixo:
CLK CLK' CLKB
2.1.6.3. FF JK com Circuito de Disparo
O circuito completo de um flip-flop JK com entradas assíncronas e circuito de disparo por borda negativa é descrito na figura 2.13.
Figura 2.13 Flip-flop JK com circuito de disparo.
A figura 2.14 mostra a simbologia para identificar o circuito sensível à descida e subida do clock com as entradas assíncronas preset e clear:
Figura 2.14 Simbologia padrão de um flip-flop JK.
2.1.8. Flip-Flop tipo D
A figura 2.16 representa um FF tipo D, que nada mais é do que um FF JK com as entradas J e K complementares, eliminando assim parte da tabela verdade onde as entradas J e K são iguais:
J K Q
0 0 Qa
1 1 Qa’
D Q
Figura 2.16 Flip-flop tipo T, sua simbologia e tabela de operação.
2.1.9. Considerações quanto a Energização de um flip-flop.
Quando o circuito de um flip-flop é energizado, não é possível prever o estado inicial da saída quando as entradas estiverem desativadas. Portanto, se a aplicação em questão exigir um estado inicial específico, deve-se garantir esse estado utilizando as entradas assíncronas (PRE e CLR). Sendo assim, para garantir o pulso exigido em uma das entradas assíncronas, faz-se uso de um circuito RC conectado a elas, como mostra a figura 2.17.
Figura 2.17 Circuito RC para garantir que a saída Q seja 0 quando o circuito é energizado.
2.2. Circuitos Geradores de Clock
2.2.1. Oscilador Schmitt-Trigger
CI FREQUÊNCIA CONDIÇÃO
RC
f ^0 ,^8 R 500
74LS
RC
f ^0 ,^8 R 2 k
74HC
RC
f ^1 ,^2 R 10 M
2.2.2. Multivibrador Astável com CI LM
5V
0V t1 t
T
T
f
T t t
t R R C
t R C
A B
B
1 2
2
1
C pF
R R M
R k
A B
A
2.3.2. Detector de Sequência de Entrega
O circuito da figura 2.20 indica qual entre dois sinais distintos chegou primeiro no flip-flop:
Figura 2.20 Circuito detector de sequência de entrega.
A B Q Q = 1 A vai a “1” antes que B.
A B Q Q = 0 B vai a “1” antes que A.
2.3.3. Divisor de Frequência
CLR
CLK f
QA (^) f / 2 QB (^) f / 4
QC f / 8
3) Qual é o estado de repouso das entradas PR’ e CLR’? Qual é o estado ativo de cada entrada?
4) Quais serão os estados Q e Q’ após a entrada CLR ser ativada?
5) Quando o circuito de qualquer FF é energizado, é impossível determinar os estados iniciais de Q e Q’. O que poderia ser feito para garantir que um FF sempre comece no estado em que Q = 1?
6) Quando a entrada PRE é ativada, qual é o estado das saídas Q e Q’?
7) Quais são os dois tipos reconhecimento de entradas de clock que um FF possui?
8) Qual é o significado do termo disparado por borda?
9) Que condição de entrada para J e K sempre faz a saída Q = 1 no instante em que ocorre a transição ativa de CLK?
10) Qual a diferença entra a operação de uma entrada síncrona e a de uma entrada assíncrona?
11) Um FF D pode responder às entradas D e CLK enquanto PR’=1? E quando PR’=0?
12) Relacione as condições necessárias para que um FF JK disparado por borda positiva e com entradas assíncronas ativas em nível baixo comute para o estado oposto. Represente esse FF com a simbologia padrão.
13) Indique se verdadeiro ou falso e justifique:
i) A entrada SET’ nunca pode ser usada para gerar Q = 0. ii) A entrada CLK afeta a saída do FF apenas quando ocorre uma transição ativa na entrada de controle. iii) Um FF JK pode ser usado como um FF RS, porém um FF RS não pode ser usado como um FF JK. iv) A saída Q será igual ao nível lógico na entrada D em todos os instantes.
14) Construa as tabelas verdade dos FF tipo RS, JK, T e D. Todos devem conter as entradas assíncronas PR e CLR’, além de serem ativados por borda de subida. Desenhe cada um de seus símbolos padrão.
15) Utilizando um flip-flop tipo D e um circuito combinacional externo, elabore um flip-flop tipo T.
16) Utilizando um flip-flop tipo D e um circuito combinacional externo, elabore um flip-flop JK.
17) Utilizando um flip-flop tipo T e um circuito combinacional externo, elabore um flip-flop tipo D.
18) Utilizando um flip-flop tipo T e um circuito combinacional externo, elabore um flip-flop JK.
19) Para cada um dos mapas de pulso abaixo, analise o que ocorre e esboce a saída Q, considerando FF ideais e ativados por borda de descida:
CLR' CLK J
K Q
PR' CLK J K
Q
