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DECODIFICADOR DE DISPLAY DE 7 SEGMENTOS COM. LATCH. Projeto para a matéria TE130 – Projeto de Circuitos Integrados Digitais, ministrada pelo Prof.
Tipologia: Resumos
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Projeto para a matéria TE130 – Projeto de Circuitos Integrados Digitais, ministrada pelo Prof. Dr. Oscar da Costa Gouveia Filho. Trabalho realizado pelos alunos Daniel Mauricio Klassen e Marcelo Hoffmann Bampi
Para representar os números de 0 a 9 são necessárias quatro entradas ( bits), sendo que para cada sequência de bits de entrada, certos segmentos devem ser acesos. Por exemplo, para o número 0 aparecer no display (equivalente a uma entrada 0000), todos os segmentos devem ser acesos menos o g. Como os números de 10 a 15 não são utilizados, as saídas são indiferentes sendo representadas por X. Na Tabela 01 é apresentada a tabela verdade do decodificador.
Tabela 1 – Tabela Verdade do decodificador de sete segmentos, números do intervalo do 10 ao 15 não podem ser mostrados pela limitação de símbolos, sendo eles com estado indiferente X.
Tendo a lógica do circuito, ou seja, os estados da saída em função da entrada desejável, são possíveis à criação de um circuito lógico utilizando a ferramenta do mapa de Karnaugh. A lógica para cada segmento está listadas abaixo. a – ̅̅̅̅̅̅̅̅ b - ̅̅̅̅̅̅̅̅̅
A B C D a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 1 0 X X X X X X X 1 0 1 1 X X X X X X X 1 1 0 0 X X X X X X X 1 1 0 1 X X X X X X X 1 1 1 0 X X X X X X X 1 1 1 1 X X X X X X X
c – ̅ d – ̅̅̅̅̅̅̅̅̅̅̅ e - ̅̅̅̅̅̅̅̅̅ f – ̅̅̅̅̅̅̅̅̅̅ g – ̅̅̅
O latch é um circuito eletrônico digital que implementa uma célula de memória. A sua função é assegurar o estado anterior, até que venha uma mudança. Sendo assim, a sua saída sempre será um quando a sua entrada for um e sempre será zero na saída quando for zero na entrada. No circuito do latch existe o sinal do clock que ditará o tempo de refresh do estado do latch. Por sua vez esse tempo deve ser muito menor que o tempo que rege o circuito, para assegurar o estado até a próxima transição. No circuito será colocado um latch para cada saída do decodificador, o que evitará picos para a tensão máxima como para a tensão mínima no meio do estado. Na Figura 02 está demonstrado o esquemático do latch que contem duas portas de transmissão e quatro inversores, sendo dois pares idênticos com cada um do para com tamanho diferente. Na figura o inversor I 1 é igual ao inversor I 3 que são sei vezes maiores que os inversores I 2 e I 4 , que por sua vez são iguais.
Figura 2- Circuito do Latch , contendo portas de transmissão e inversores, de dois tamanhos distintos. O circuito é controlado pelo clock. Quando ocorre uma subida no sinal de clock , o dado de entrada (D) deve ser armazenado na saída (Q) até o clock completar um ciclo, quando um novo estado deverá ser armazenado.
ser três vezes maior que a largura do transistor N. O esquemático e os valores de cada transistor pode ser visualizado na Figura 04.
4.2 Inversor Grande O Inverso Grande tem a mesma topologia do inversor apresentado no ponto 3.1, a única alteração que as medidas dos seus canais passam a ser seis vezes maior.
Figura 4 - Inversor, um transistor P e um N, wP=3*wN Figura 5 - Esquemático para o Inversor Grande
4.3 NAND de Duas Portas A porta NAND, de duas portas, deve realizar a lógica de que para a entrada alta em ambas entradas a saída deva ser zerada, caso contrario a saída será alta. Para atender a essa lógica com transistores em CMOS foi montado o circuito da Figura 06. A regra da dimensão dos canais, onde o wP=3*wN continua ser a que rege o tamanho dos canais para determinado circuito. Nesse arranjo e em todos os demais é feito o cálculo do pior caminho. As dimensões impostas para essa lógica estão demonstradas na Figura 06.
Figura 6 - portas Esquemático para a Lógica NAND de duas
Figura 7 - Esquemático para a lógica NAND de três portas
4.4 NAND de Três Portas A lógica para o NAND de três portas é a mesma da NAND para duas portas, a única diferença é de que nesse caso a entrada é feita por meio de três pinos ao invés de dois. O cálculo do canal também foi realizado para o de pior caminho.
4.5 NOR de Duas Portas O circuito da lógica NOR é muito parecido com o circuito da lógica NAND, a diferença é de que quando o circuito está em paralelo ele vira em série e vice e versa. Na lógica NOR a saída é alta quando ambas as entradas são baixas e baixa caso contrário. O esquemático e as medidas do canal podem ser visualizados na Figura 08.
4.6 NOR de Três Portas A NOR de três portas segue a mesma lógica da NOR de duas portas, só que para três entradas. O seu esquemático e as medidas do canal podem ser visualizados na Figura 09.
Como explicado anteriormente o latch funciona como uma memória de estado para o circuito evitando picos. O latch é atualizado por um sinal de clock que deve ter um período bem mais rápido que o período do sinal de entrada. O esquemático completo do latch pode ser visualizado na Figura 11.
Figura 11 - Esquemático do Latch
Apresentados e montados todos os esquemáticos, foi realizado uma simulação para averiguar a veracidade do mesmo. Como o resultado da simulação pode se compará-lo com a Tabela 01, que contem a Tabela Verdade do circuito. O resultado da simulação pode ser visualizado na Figura 12. Nele estão os sinais de entrada, saída e de clock. Na otimização do circuito foi testado que o circuito não funcionava para um período menor do 5,02ns. Assim para esse período podemos definir que a frequência máxima de operação do mesmo é de 199,2MHz. Na simulação também foi possível calcular a potência total dissipada, o valor encontrado foi 703,75nW. No começo dos de alguns estados existe uma espécie de meio estado ativo ou desativo, averiguou-se na simulação que isso era um erro inicialização, a medida que o período total foi se repetindo, esse erro era inexistente. Não foi possível realizar a simulação lógica do circuito, pois o software não conseguiu simula-lo.
Figura 12 - Resultado da Simulação, linhas de cima para baixo: D, C, B, A, a, b, c, d, e, f, g, CLK e ~CLK
Pelo fato do decodificador ser um circuito grande e com vários componentes distintos, será apresentado cada layout separadamente. Em um próximo passo será apresentado o layout para cada segmente e ao final será apresentada uma visão macro do decodificador inteiro. O padrão segue o esquemático onde o transistor PMOS está representado acima do transistor NMOS. A faixa de metal será sempre a superior em cada componente e o terra será sempre o metal mais inferior. A entrada está representada com uma faixa de metal no meio do componente para a esquerda e a saída para a direita. Todos os componentes seguiram as medidas amostradas nos esquemáticos. Para a construção do layout foi considerado uma tecnologia de λ=0,2μm.
Figura 17- Layout NOR duas portas Figura 18 - Layout NOR três portas
Figura 19- Layout Porta de Transmissão
Figura 20- Layout Latch
6.2 Layout de Cada Segmento Como o layout do circuito inteiro é muito grande, foi dividido em layouts de cada saída.
Figura 21- Layout Segmento a
Figura 22 - Layout Segmento b
Figura 23 - Layout Segmento c
Figura 27 - Layout Segmento g
6.3 Layout Completo Uma visão macro pode ser visualizada do decodificador na Figura 28. Pode se perceber tanto nessa figura como nas de cada segmento que pelo menos 50% da área ocupada é ocupado pelo latch. Pelo número de detalhes e por eles serem muito pequenos fica difícil a compreensão total do circuito por essa visão.
Figura 28- Layout Completo
Para a constituição do decodificador foi necessário a seguinte quantidade de componentes: quantidades de materiais utilizados.
39 inversores. 14 inversores grandes. 10 NAND„s de 2 portas. 1 NAND de 3 portas. 9 NOR„s de 2 portas. 7 NOR„s de 3 portas. 14 portas de transmissão. 7 latches. Com essa quantidade de componentes a soma do número de transistores é igual a 129 NMOS e 129 PMOS, totalizando em 258 transistores. O tamanho final do circuito ficou 273,7 x 199,9 μm, totalizando em uma área de 54. 712 , 63 μm^2.
A construção de um layout é muito metódica obedecendo a regras de funcionamento. A sua montagem deve prezar a otimização de espaço desde o primeiro componente, pois esse valor a mais é acrescentado sempre que utilizado o componente. É muito fácil perder área na junção de componentes para se criar o layout total. Na montagem final aproximadamente 50% da área utilizada é para o latch.
O circuito montado funcionou da maneira desejada e o decodificador não demandou de um número muito grande de transistores. É muito fácil criar combinações lógicas com os transistores CMOS, que se mostraram muito importantes no caráter de desenvolvimento de novos circuitos integrados.
