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Preinforme de laboratorio 4 - electrónica digital
Tipo: Guías, Proyectos, Investigaciones
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PRACTICA No. 5 Puesto N° 3 Convertidor de código usando codificador y decodificador Carol Vanessa García Sánchez 20231213601 Christian Alonso Osorio Jaramillo 20231213065 Puesto de trabajo No. 3 24 de abril de 2025 Neiva, Huila Análisis teórico. a) PROBLEMA: Usando codificadores, decodificadores y la lógica adicional realizar los siguientes convertidores de código binario de 1 dígito. El código de entrada se debe aplicar al circuito mediante teclado o interruptores. La salida se debe visualizar en un display de ánodo común. Convertidor de código BCD a exceso de 3. El diseño del convertidor demanda la incorporación de un sistema decodificador y un sistema codificador, cuya implementación se realizará mediante lógica digital. Se integrará un sistema decodificador para la recepción del código BCD y su conversión al sistema decimal. Esta estrategia facilitará la manipulación individual de cada una de las salidas. Es importante señalar que el sistema decodificador se diseña mediante la conexión en cascada de dos decodificadores octales. Dado que estos circuitos integrados disponen únicamente de tres terminales de entrada, se utilizará la entrada de habilitación G1 como el bit de mayor peso (MSB). Sistema Decodificador Entradas BCD Salidas Decimales G2A G2B G1 C B A C0 C1 C2 C3 C4 C5 C6 C7 C8 C 1 1 X X X X 1 1 1 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 Tabla 0.1. Sistema decodificador
Una vez obtenida la conversión al sistema decimal, se aplicará el principio del código Exceso-3. Este principio consiste en adicionar el valor de tres a cada dígito decimal. En consecuencia, el dígito cero se representará con el código correspondiente al tres, y así sucesivamente para los demás dígitos. Para llevar a cabo esta transformación, se implementará un sistema codificador. Sistema Codificador Entradas Salidas Exceso de tres EI A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 D C B A EO GS 1 X X X X X X X X X X 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 0 0 1 1 1 0 0 X 0 1 1 1 1 1 1 1 1 0 1 0 0 1 0 0 X X 0 1 1 1 1 1 1 1 0 1 0 1 1 0 0 X X X 0 1 1 1 1 1 1 0 1 1 0 1 0 0 X X X X 0 1 1 1 1 1 0 1 1 1 1 0 0 X X X X X 0 1 1 1 1 1 0 0 0 1 0 0 X X X X X X 0 1 1 1 1 0 0 1 1 0 0 X X X X X X X 0 1 1 1 0 1 0 1 0 0 X X X X X X X X 0 1 1 0 1 1 1 0 0 X X X X X X X X X 0 1 1 0 0 1 0 Tabla 0.2. Sistema codificador. Tras obtener las salidas del codificador, se implementarán puertas NAND con el fin de generar señales de salida activas en nivel alto, lo que permitirá su conexión al decodificador de siete segmentos. b) Escribir la tabla de verdad del convertidor de código propuesto designándola Tabla 1. Una vez completado el diseño del convertidor, se establecerá la tabla de verdad que describe la correspondencia entre cada código de entrada y la respectiva salida generada. Tabla 1. Tabla de verdad del convertidor Convertidor BCD Exceso de 3 D C B A D 3 C 3 B 3 A 3 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0
d) Dibujar el diagrama en bloques del convertidor de código escribiendo el nombre de cada etapa. Figura 1. Diagrama de bloque del convertidor e) Explicar brevemente el funcionamiento de cada etapa. Convertidor de código BCD a Exceso de 3.
f) Dibujar el circuito lógico completo. Figura 2. Diseño final del circuito lógico. U 74LS138D Y^ 15 Y^ 14 Y^ 13 Y^ 12 Y^ 11 Y^ 10 Y^ 9 Y^ 7 A 1 B 2 C 3 G 6 ~G2A 4 ~G2B 5 GND 8 VCC 16 U 74LS138D Y^ 15 Y^ 14 Y^ 13 Y^ 12 Y^ 11 Y^ 10 Y^ 9 Y^ 7 A 1 B 2 C 3 G 6 ~G2A 4 ~G2B 5 GND 8 VCC (^16) VCC 5.0V VCC 5.0V U 74LS148D A^ 9 A^ 7 A^ 6 GS^ 14 D 13 D 1 D 2 D 12 D 11 D 10 D 4 D 3 EI 5 EO^ 15 GND 8 VCC (^16) U 74LS148D A^ 9 A^ 7 A^ 6 GS^ 14 D 13 D 1 D 2 D 12 D 11 D 10 D 4 D 3 EI 5 EO^ 15 GND 8 VCC 16 VCC 5.0V VCC 5.0V VCC 5.0V 5.0V VCC U5A 1 2^ 74LS00D 3 U5B 4 5^ 74LS00D 6 U5C 9 10^ 74LS00D 8 U A 74LS47D 7 B 1 C 2 D 6 OA^ 13 OD^ 10 OE^ 9 OF^ 15 OC^ 11 OB^ 12 OG^ 14 ~LT 3 ~RBI 5 ~BI/RBO 4 GND 8 VCC 16 5.0V VCC U A^ B C^ D E^ F G VCC^ CA 5.0V VCC 5.0V S1^ B^ 10kΩ A 10kΩ C 10kΩ D 10kΩ Seg_f 150Ω Seg_d 150Ω Seg_c 150Ω Seg_b 150Ω Seg_e 150Ω Seg_g 150Ω Seg_a 150Ω VCC 5.0V VCC 5.0V