NFORME LABORTORIO #3 SDI-82
INTRODUCCIÓN
Los estudiantes requieren afianzar la abstracción de los circuitos y que estos pueden ser
identificados como bloques e implementados como tal, así como afianzar operaciones
básicas de suma, Comparación mayor, menor igual de dos bits y detección de paridad.
OBJETIVOS
Implementación de compuertas lógicas convencionales, (NOT , AND , OR , COR , etc) .
Implementación en la FPGA de un sumador, restador en un solo circuito.
Implementación en la FPGA de un comparador de magnitud.
Implementación en la FPGA de un detector de paridad con compuertas AND y OR.
MARCO TEORICO
Un circuito de un comparador de compuertas lógicas es el encargado de realizar comparaciones de
dos números con bits insignificantes y tiene como propósito indicar si dichos números son iguales,
mayores o menores, todo esto en tres salidas teniendo en cuenta que solo unas de estas salidas
estarán en 1 y las otras dos salidas se mantendrán en 0.[1]
Por otro lado, también tenemos un circuito de paridad de compuertas lógicas ……
El circuito lógico de sumadores y restadores es capaz de sumar y restar números de 4 bits
generalmente y con este modo se le permite al usuario elegir si quiere realizar la operación de
sumar o restar o si lo desea realizar las dos operaciones al mismo tiempo. Cuando se realiza la
suma de estos 4 bits se da como resultado una suma de 4 bits, pero esta va acompañada de un
digito de acarreo al contrario de que se realice una resta de 4 bits ya que cada numero que s resta
se invierte y después de este proceso de le añade un número uno, este número de complemento
de a dos se añade al primer número.[3]
PROCEDIMIENTO
Esta practica se divide en dos partes, la primera de ellas es cuando se realizan los montajes en la
simulación Tinkercad y se realiza el montaje en la protoboard . Esto se utiliza para hacer montajes
de circuitos de sumadores, comparadoras y circuitos de paridad.
En La segunda parte de este laboratorio se utiliza vivado para así poder implementar en la FPGA
los circuitos lógicos en los que vienen incluidos un sumador con un restador en un mismo circuito
este con dos números de cuatro bits , un comprador de magnitud con números dos bits y un
circuito de paridad compuesto de compuertas lógicas AND y OR con numero de cuatro bits . Estos
circuitos lógicos fueron realizador por medio del lenguaje VHDL y después fueron implementados
en la master xdc basys 3 para así poder probar los circuitos en la placa.
EVIDENCIAS DE MONTAJES
